Sicherheit im Automobil und in der Luftfahrt, Zuverlässigkeit von Medizintechnik sowie Komfort und Funktionsumfang von mobilen Endgeräten sind eine Grundvoraussetzung für die gesellschaftliche Akzeptanz technologischer Neuerungen. Seit Jahrzehnten wird, dem Mooreschen Gesetz folgend, die Integration von immer mehr Funktionen und immer kleineren Strukturen ermöglicht. In unserer Zeit, in der die Forderungen an Qualität, Sicherheit und Leistungsumfang vom steten Streben nach Wachstum geleitet sind, reicht es nicht aus, lediglich die Funktionalität von Systemen zu steigern. Es bedarf vielmehr größerer Anstrengungen im Bereich der Entwurfsverifikation, um die Funktionstüchtigkeit und Zuverlässigkeit der immer komplexeren Systeme schon beim Entwurf zu verifizieren. Verifikation meint dabei eine vollständige gezielte Überprüfung der Funktionalität eines Chips, ohne diesen bereits zu fertigen.
Der hohe Anspruch dieser Aufgabe wird deutlich, wenn man sich die derzeitige Komplexität eines Chips vergegenwärtigt: Er enthält mehrere Millionen miteinander verbundene Transistoren mit mehreren Ein- und Ausgängen. Um zu überprüfen, dass dieses komplizierte System von Elementen und Verbindungen korrekt funktioniert, gilt es, die zu verschiedenen Zeitpunkten anliegenden Spannungen und die dabei fließenden Ströme zu kontrollieren und mit ihren Sollwerten zu vergleichen. Diese anspruchsvolle Aufgabe, die – wie nachfolgend noch näher beschrieben wird – im Analogen anders als im Digitalen zu behandeln ist, ist lange Jahre unterschätzt worden. Die steigende Integrationsdichte von Chips hat dafür gesorgt dass die Zahl der Transistoren auf einem Chip stetig gewachsen und ihre Größe stetig gesunken ist. Diese Kombination hat zu einer Vielzahl ungelöster Verifikationsprobleme geführt, so dass seit einiger Zeit von einer „Verifikationskrise“ die Rede ist. Selbst mit fortschrittlichen Methoden ist nur eine unvollständige Verifikation möglich, wodurch das Risiko steigt, dass Schaltungen, die Fehler aus dem Entwurf aufweisen, an den Kunden weitergegeben werden. Dass dieses Risiko mit unzureichender Verifikation hoch ist, zeigt die im Jahr 2003 von Collett International Research durchgeführte „IC/ASIC Design Closure“-Studie: Danach existiert eine 45%ige Wahrscheinlichkeit, beim Entwurf einen funktionalen Fehler zu begehen.
Das prominenteste Beispiel zur Darlegung der Auswirkung von unzureichender Verifikation war 1996 ein kostspieliger Entwurfsfehler von Intel – der Pentium-Bug – , der mit besseren Verifikationsverfahren hätte gefunden werden können [Bryant96]. Seit dieser „Sternstunde“ für die Motivation zur Thematik sind – vor allem im Bereich digitaler Systeme – große Anstrengungen unternommen worden, die Verifikationsproblematik zu lösen. Aufgrund der intensiven Forschung im Bereich der Verifikation wurden neue Verfahren entwickelt, was zum Beispiel die erfolgreichen Arbeiten in Ekompass-Projekten wie VALSE, VALSE-XT oder FEST zeigen. Die Verifikationsproblematik existiert allerdings nicht nur bei digitalen, sondern in viel drastischerem Maße auch bei analogen Schaltungen und Systemen, die in den genannten Projekten weitgehend ausgespart wurden, so dass dringend Handlungsbedarf besteht.
Trotz der intensiven Entwicklungen in der Entwurfsverifikation ist sie durch die stetig steigende Komplexität immer aufwendiger geworden und beansprucht heute bis zu 70% der Entwurfszeit. Diese Situation verschärft sich durch die stetigen Bemühungen die Strukturbreiten in der Halbleitertechnologie immer weiter zu verringern, um immer komplexere SoCs herstellen zu können. Durch schrumpfende Strukturbreiten, die zu stark zunehmenden Prozessschwankungen führen und die gleichzeitig der Berücksichtigung einer steigenden Zahl physikalischer Effekte im Entwurf bedürfen, ist die Verifikation von analogen Schaltungen noch schwieriger als bei digitalen Schaltungen. Dies ist insbesondere dadurch gegeben, dass die Überprüfung analoger Signale deutlich schwieriger ist, als die Überprüfung digitaler Signale. Während im Digitalbereich im Wesentlichen nur das Erreichen von zwei Zuständen (0 oder 1) überprüft werden muss, müssen im Analogbereich ganze Signalverläufe überprüft werden, ob sie innerhalb eines gegebenen Toleranzschlauchs liegen. Wegen der zusätzlich durch die zeit- und wertkontinuierlichen Signale steigenden Komplexität ist die Verifikation analoger Schaltungen ohne neue Verfahren und Algorithmen nicht zu lösen.
Eine weitere Motivation für die Verifikation analoger Schaltungen besteht in ihrem potenziell hohen wirtschaftlichen Nutzen. Dieser resultiert in der zu erwartenden drastischen Reduktion der Entwurfszeit analoger Schaltungen. Es kann davon ausgegangen werden, dass der Entwurfsaufwand analoger Komponenten bei gemischt analog/digitalen Schaltungen (Mixed-Signal-Schaltungen) mittlerweile bis zu 80 % des Gesamtaufwandes beträgt und dies obwohl die Chipfläche, die von diesen analogen Komponenten belegt wird, nur etwa 20 % der Gesamtfläche einnimmt. Durch die stetig wachsende Zahl von Mixed-Signal-Designs wird dieser potenzielle Nutzen zusätzlich verstärkt.
Literatur
[Bryant96] R.E. Bryant, “Bit-Level Analysis of an SRT Divider Circuit”, Proc.of 33. Design Automation Conference, 1996