1st International Workshop on RISC-V Research Activities - Programm

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Auf dieser Webseite finden Sie das Programm des 1st International Workshop on RISC-V Research Activities, welches Sie für jede Session einzeln ausklappen können. Dort finden Sie den Zeitplan, die Vortragstitel sowie die Vortragenden. Wenn darüber hinaus noch Informationen wie eine Kurzfassung, ein Lebenslauf oder (für alle Teilnehmer) die Folien verfügbar sind, wird ein entsprechender Link unter dem Vortragstitel angezeigt.

Donnerstag, 21. Juni 2018

09:00 - 09:30
Session 0: Welcome & Introduction

09:30 - 12:00
Session 1: RISC-V Virtual Platforms

09:30Extendable Translating Instruction Set Simulator (ETISS) with RISC-V Support and SYstemC/TLM Pulpino Virtual Platform
09:45Extensible and Configurable RISC-V based Virtual Prototype
10:00MINRES Assets & Interests project ideas in the area of VP based design and development methods
10:15Discussion
10:30Pause:
Coffee Break
10:45Current and Future Activities for RISC-V Virtual Prototyping and Chip Design
11:00A context-sensitive PEG-based timing model for a PULPINO-derived RISC-V microprocessor
11:15Discussion

12:00 - 13:00
Lunch Break

13:00 - 15:30
Session 2: RISC-V-Hardware-Architecture and Extensions

13:00Design of an Ultra Low Power RISC-V Platform with On-Chip-Tracing in 22FDX
13:15Hardware/Software Co-Design with the Rocket-Chip Generator
13:30A Low-Latency Lean DDR3 Controller and PHY in 65nm for PULP(ino) based Systems
13:45Discussion
14:00Pause:
Coffee Break
14:15Analyzing OpenSource for Safety and Security Applications
14:30Automated Verification of RISC-V-conform Floating-Point Modules
14:45Discussion

14:00 - 14:15
Coffee Break

15:45 - 17:15
Session 3: Future Research

15:45Identification and discussion of research topics
16:45Wrap up